2021-03-26から1日間の記事一覧

全加算器

p.116 ここまで読んでやっとVHDLの話に入る。 VHDLで全加算器を作る -のときとは違って、真理値表から導いた論理式をそのまま記述する。 -- entity宣言で入出力ポートを宣言する。 entity full_adder_unit is port( a, b, cin: in bit; sum, cout: out bit )…

infer

p.116 Upon compilation of this code, a circuit that complies with the full-adder unit functionalities is inferred. 非公式訳: このコードをコンパイルすると、全加算器の機能を持つ回路(記述したVHDLどおりの回路)が生成(導出)されます。