Circuit Design with VHDL (The MIT Press)
p.58, Figure 2.30 これも実際に試してみる。これだと、複数のディバウンサーで1個のタイマーが共有できる。
pp.57-58 非公式訳: 前述したように、一般にタイマーはフリップフロップをたくさん消費する。そのため、ディバウンスすべきスイッチが複数ある場合は、タイマーを複数必要としない方法を見つけることが大変に望ましい。それが、図2.30に示した方法2 (低速ク…
p.57
p.56, Figure 2.28c
実際に試す。クロックは1 MHzにした。xにチャタリング波形を入力し、チャタリングを除去してyから出力する。 p.56, Figure 2.29a
ATmega328Pで生成した。 #define F_CPU 8000000UL #include <avr/io.h> #include <util/delay.h> int main(void){ DDRB |= (1 << PB0); while(1){ // チャタリングのようなことを奇数回起こして、 for(int i=0; i<51; i++){ PORTB ^= (1 << PB0); _delay_us(200); } // HまたはLを維</util/delay.h></avr/io.h>…
pp.55-57 非公式訳: 方法1 (フルカウント方式)を図2.29aに示す。初段は単なる入力レジスタである。xとyとが同時に変化した場合の影響をなくすために入れてある(ただしめったに起きる現象ではないため、実はこのブロックは省いてもよい)。xの変化がyに現れる…
pp.46-48 非公式訳: ディジタル波形(クロック信号など)の周波数を下げるのは、PLL回路、カウンターのどちらもできる。しかし周波数を上げるのはPLLにしかできない(XORゲートと遅延用のインバーターとを組み合わせるなどすれば2逓倍は可能であるが、デューテ…
pp.39-41 Figure 2.14b グレイカウンター XORによって生じかねないグリッチを除去する手段としてその後段にDFFを置く。だから1クロックだけ遅れる。 Figure 2.14c ジョンソンカウンター
/マジュろウ/ p.38 The reason for calling it modulo-2N is to emphasize that its number of states is a power of two, hence encompassing all 2N N-bit codewords (for example, with 4 bits, it counts from 0 to 15). Consequently, no additional ha…
p.35 The following definition is presented on page 4 of the IEEE 1076.6 Standard for VHDL Register Transfer Level (RTL) Synthesis: Register transfer level is a level of description of a digital design in which the clocked behavior of the d…
/エイスィンクラナス/ p.34 To avoid confusion between asynchronous and synchronous reset, we call the former reset and the latter clear. 非公式訳: 非同期リセットと同期リセットとの混乱を避けるため、本書は前者を「リセット」と呼び、後者を「ク…
p.31 Differently from latches, which are level sensitive, flip-flops are edge sensitive. In other words, a DFF is transparent only at one of the clock transitions (either up or down). If the DFF transfers the input value to the output duri…
/トゥラｱｴンスパｱｴレントゥ/ /オウペイク/ /レジスタ/ p.29 Latches and flip-flops, collectively referred to as "registers," are basic, usually clocked, units capable of storing information. Latches can be divided in two groups, called SR (set…
/プラババりスティク/ p.22 The second option, called round to nearest with ties rounded to nearest even, is more interesting; when a tie occurs, it rounds the result to the nearest even value (when rounding to an integer), or, more generall…
要するに「注目ビット」のこと。 Circuit Design with VHDL, third edition (The MIT Press), p.5 The symbol for an address decoder is presented in figure 1.4. The inputs are the address vector (a) plus an enable signal (ena). The output (b) is …
