VHDLで半加算器を作る

pp.108-109

要領はわかったので今度は半加算器を作ってみる。入出力ポートを宣言して、その入力と出力との関係を定義すればよい。

library IEEE;
use IEEE.std_logic_1164.all;

entity half_adder is
    port
    (
        A  : in  std_logic;
        B  : in  std_logic;
        S  : out std_logic;
        CO : out std_logic
    );
end half_adder;

architecture RTL of half_adder is
begin
    S  <= A xor B;
    CO <= A and B;
end RTL;

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