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The following definition is presented on page 4 of the IEEE 1076.6 Standard for VHDL Register Transfer Level (RTL) Synthesis: Register transfer level is a level of description of a digital design in which the clocked behavior of the design is expressly described in terms of data transfers between storage elements in sequential logic, which may be implied, and combinational logic, which may represent any computing or arithmetic-logic-unit logic. RTL modeling allows design hierarchy that represents as structural description of other RTL models."
非公式訳:
(略)レジスタ転送レベル(RTL)はディジタル回路の記述レベルの1つである(訳註: ほかに、最も抽象的な「動作レベル(behavioral level)」、最も物理的回路に近い「ゲートレベル(gate level)」がある)。RTLでは、ディジタル回路がクロックに対してどう振る舞うのかが、順序論理回路で組んだストレージエレメント(だから「レジスタ～」という)と組み合わせ論理回路(演算論理回路やALUなど)との間のデータ転送に着目して明確に表現される。(略)
