pp.9-10 1.4.1 エンティティとアーキテクチャと VHDLでは、2種類の構成体を使ってハードウェアモジュールを記述します。1つはエンティティ宣言です。単にエンティティとも言います。モジュールの入出力を記述する部分のことです。もう1つはアーキテクチャボ…

pp.163-164 std_ulogicは下のように定義されている。std_ulogicのuはunresolvedのu。 type std_ulogic is ('U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-' ); std_logicは下のように定義されている。 subtype std_logic is resolved std_ulogic; std_logicの…