p.53 前回の1ビットレジスタを16個束ねる。 library ieee; use ieee.std_logic_1164.all; entity register_16_bit is port ( clk, load: in std_logic; d: in std_logic_vector(15 downto 0); q: out std_logic_vector(15 downto 0) ); end entity; architec…

pp.52-53 前回のDFFに同期ロード機能(enable機能)を追加する。基本ゲートだけで組み上げるので結局process文は使わない。 loadが1のときは入力dがそのままdffのd端子へ供給される(すなわち出力が同期更新される。すなわち普通のdffとして働く)。loadが0のと…

p.49 肝心かなめの要素であるにもかかわらずテキストはDFFをNANDから作らずにprimitiveな部品としてブラックボックスのまま提供している。 nand回路だけを使う縛りはここでも適用する。中間シグナルを設けてただひたすら配線するだけだ。 参考: Fundamentals…