p.27 今度は下の回路を作る。15個の基本ゲートが全部出来た。これでChapter 1 Boolean Logicは終わり。 8ビット入力のreduction Orゲート 16ビット幅×4本のなかから1本を選んで出力する回路 16ビット幅×8本のなかから1本を選んで出力する回路 4ビットのなか…

p.27 今度は多入力ゲートを作る。 not16 (16ビット入力、全ビットを否定して16ビット出力): library ieee; use ieee.std_logic_1164.all; entity not16 is port ( inp: in std_logic_vector(15 downto 0); outp: out std_logic_vector(15 downto 0) ); end e…

p.27 同じ条件で今度はマルチプレクサとディマルチプレクサとを作る。 mux: library ieee; use ieee.std_logic_1164.all; -- a, bのどちらかを出力する。 entity mux is port ( a, b, sel: in std_logic; outp: out std_logic ); end entity; architecture b…

p.27 使ってよいのはnandゲートだけという条件を課す。作った回路は再利用可。まずnot、and、or、xorの各ゲートを作る。 not: library ieee; use ieee.std_logic_1164.all; entity not_gate is port ( inp: in std_logic; outp: out std_logic ); end entity…